5nm芯片集體“翻車”？2021集成電路行業(yè)5nm新消息解讀(2)

　　隨著工藝節(jié)點的進步，靜態(tài)功耗的重要性逐漸顯現(xiàn)。從英特爾和IBM的芯片工藝發(fā)展中可以看出，在工藝制程從180nm到45nm的演進過程中，晶體管集成度增速不同，動態(tài)功耗或增加或減少，但靜態(tài)功耗一直呈上升趨勢， 45nm時，靜態(tài)功耗幾乎與動態(tài)功耗持平。

　　盡管一些設(shè)計廠商寧愿在降低功耗上做出犧牲也要提升性能，但也不得不面對高功耗帶來的負面影響。

　　對于用戶而言，設(shè)備發(fā)熱嚴重以及耗電嚴重是高功耗帶來的直接影響，如果芯片散熱不好，嚴重時會導(dǎo)致芯片異常甚至失效。

　　因此，行業(yè)內(nèi)依然將低功耗設(shè)計視為芯片行業(yè)需要解決的問題之一，如何平衡先進節(jié)點下芯片的性能、功耗與面積（PPA），也是芯片設(shè)計與制造的挑戰(zhàn)。

　　從理論上而言，芯片制程越先進，更低的供電電壓產(chǎn)生更低的動態(tài)功耗，隨著工藝尺寸進一步減小，已下降到0.13V的芯片電壓難以進一步下降，以至于近幾年工藝尺寸進一步減小時，動態(tài)功耗基本無法進一步下降。

　　在靜態(tài)功耗方面，場效應(yīng)管的溝道寄生電阻隨節(jié)點進步而變小，在電流不變的情況下，單個場效應(yīng)管的功率也變小。但另一方面，單位面積內(nèi)晶體管數(shù)目倍速增長又提升靜態(tài)功耗，因此最終單位面積內(nèi)的靜態(tài)功耗可能保持不變。

　　廠商為追求更低的成本，用更小面積的芯片承載更多的晶體管，看似是達成了制程越先進，芯片性能越好，功耗越低。但實際情況往往復(fù)雜得多，為提升芯片整體性能，有人增加核心，有人設(shè)計更復(fù)雜的電路，隨之而來的是更多的路徑刺激功耗增長，又需要新的方法來平衡功耗。

　　對芯片行業(yè)影響重大的FinFET就是平衡芯片性能與功耗的方法之一，通過類似于魚鰭式的架構(gòu)控制電路的連接和斷開，改善電路控制并減少漏電流，晶體管的溝道也隨之大幅度縮短，靜態(tài)功耗隨之降低。

　　不過，從7nm演進到5nm則更為復(fù)雜。

　　Moortec首席技術(shù)官Oliver King曾接受外媒體采訪時稱：“當(dāng)我們升級到16nm或14nm時，處理器速度有了很大的提高，而且漏電流也下降得比較快，以至于我們在使用處理器時能夠用有限的電量做更多的事情。不過當(dāng)從7nm到5nm的過程中，漏電情況又變得嚴重，幾乎與28nm水平相同，現(xiàn)在我們不得不去平衡他們。”

　　Cadence的數(shù)字和簽準組高級產(chǎn)品管理總監(jiān)Kam Kittrell也曾表示，“很多人都沒有弄清能夠消耗如此多電能的東西，他們需要提前獲取工作負載的信息才能優(yōu)化動態(tài)功耗。長期以來，我們一直專注于靜態(tài)功耗，以至于一旦切換到FinFET節(jié)點時，動態(tài)功耗就成為大問題。另外多核心的出現(xiàn)也有可能使系統(tǒng)過載，因此必須有更智能的解決方案。”

　　這是5nm芯片設(shè)計、制造公司共同面臨的問題，因此也就能夠稍微明白為何現(xiàn)有的幾款5nm芯片集體“翻車”。不成熟的設(shè)計與制造都會影響性能與功耗的最大化折中，當(dāng)然也不排除芯片設(shè)計廠商為追求性能更好的芯片，而不愿花大力氣降低功耗的情況。

　　尷尬的是，越頂尖的工藝，需要的資金投入就越大，事實上追求諸如7nm、5nm等先進工藝的領(lǐng)域并不多，如果先進的工藝無法在功耗與性能上有極大的改善，那么追求更加先進的制程似乎不再有原本的意義。